STM8 Timer 2 und Timer 3
Die beiden Zeitbasen der Timer 2 und 3 bestehen aus je einem 16-Bit Aufwärts-Zähler der jeweils über einen separaten Vorteiler kontinuierlich mit einem von der fMaster Frequenz abgeleiteten Takt versorgt wird.
Das Register TIM2_PSCR für Timer 2 und das Register TIM3_PSCR für Timer 3 beinhalten einen 4 Bit Wert in den niedrigwertigeren Bits des 8 Bit Registers, der einen der möglichen 16 Ausgänge des 16-Bit Vorteilers als Taktquelle auswählt.
| TIMn_PSCR Register - Prescaler Register (T2 = 0x00.530Ch, T3 = 0x00.532Ah im STM8S | |||||||||
| Register Name | Bit 7 | Bit 6 | Bit 5 | Bit 4 | Bit 3 | Bit 2 | Bit 1 | Bit 0 | |
| TIMn_PSCR | reserv. | reserv. | reserv. | reserv. | PSC[3] | PSC[2] | PSC[1] | PSC[0] | |
Damit können folgende Teilverhältnisse eingestellt werden.
| TIMn_PSCR Taktauswahl | ||||
| TIMn_PSCR
Wert |
Teil- verhältnis |
Timer-Takt (@ F Master = 16MHz) |
Timer-Takt (@FMaster = 8MHz) |
max. Zeit des Timers „n“ bei 8 MHz / bei 16 MHz |
| 0000.0000 | 1 / 1 | 16 MHz | 8 MHz |
8,192 ms / 4,096 ms |
| 0000.0001 | 1 / 2 | 8 MHz | 4 MHz | 16,384 ms / 8,192 ms |
| 0000.0010 | 1 / 4 | 4 MHz | 2 MHz | 32,768 ms / 16,384 ms |
| 0000.0011 | 1 / 8 | 2 MHz | 1 MHz | 65,536 ms / 32,768 ms |
| 0000.0100 | 1 / 16 | 1 MHz | 500 kHz | 131,072 ms / 65,536 ms |
| 0000.0101 | 1 / 32 | 500 kHz | 250 kHz | 262,144 ms / 131,072 ms |
| 0000.0110 | 1 / 64 | 250 kHz | 125 kHz | 524,288 ms / 262,144 ms |
| 0000.0111 | 1 / 128 | 125 kHz | 62,5 kHz | 1,048 s / 524,288 ms |
| 0000.1000 | 1 / 256 | 62,5 kHz | 31,25 kHz | 2,097 s / 1,048 s |
| 0000.1001 | 1 / 512 | 31,25 kHz | 15,625 kHz | 4,194 s / 2,097 s |
| 0000.1010 | 1 / 1024 | 15,625 kHz | 7,8125 kHz | 8,388 s / 4,194 s |
| 0000.1011 | 1 / 2048 | 7,8125 kHz | 3,906 kHz | 16,777 s / 8,388 s |
| 0000.1100 | 1 / 4096 | 3,906 kHz | 1,953 kHz | 33,554 s / 16,777 s |
| 0000.1101 | 1 / 8192 | 1,953 kHz | 976,56 Hz | 67,108 s / 33,554 s |
| 0000.1110 | 1 / 16384 | 976,56 Hz | 488,28 Hz | 134,217 s / 67,108 s |
| 0000.1111 | 1 / 32768 | 488,28 Hz | 244,14 Hz | 268,435 s / 134,217 s |
Das TIMn_PSCR Register wird über ein „Shadow“-Register gepuffert, daher kann das Register zu jeder Zeit beschrieben werden ohne den laufenden Zählzyklus zu beeinflussen. Erst bei einem Counter „Update“ Event (Zähler-Überlauf oder Schreiben des Zählers per Software) wird das PSCR Register in das Shadow-Register übernommen und der neu eingestellte Wert für den Vorteiler wird gültig.
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